논리회로 설계 04

Analysis of a logic network

 

이는 circuit 를 logic expression으로 conversion 하는 것이다. 예를 들어

위의 그림의 게이트를 식으로 표현하면 (a*b)' + (c*d)' = f 로 나타낼 수 있다.

이처럼 and 는 * 로 or은 + 로 표현이 가능하다.

 

이때 truth table 을 이용하여 게이트를 표현 할 수 도 있는데, 

위 처럼 표현이 가능하다. 

이때 truth table은 중간 과정 보다는 입력과 출력값만 을 놓고 보기에 직관적인 장점이 있다. 단점으로 는 입력 노드가 많아진다면 truth table이 기하급수적으로 증가할 수 도 있다.

 

또한, 위의 두 케이스를 보면 두 회로 모두 각각의 입력값에 대하여 출력값이 동일하다는 것을 알 수 있다.

이를 기능적으로 같다(functional equivalance)고 표현한다.

이때, 기능적으로는 같지만, 다른 부분에서는 차이를 보인다. (게이트의 수, 소모전력량 등등...) 

따라서 이렇게 기능적으로 같을 시에는 보통 게이트를 적게 사용할 때에가 효율적이다.

 

time diagram

이는 위의 truth table에 대하여 선형적으로? 타이테이블에 맞추어서 표현 한 것이다.

이때 x축은 시간, y 축은 입력값이다. 

 

synthesis of a logic gate 

이는 위의 analysis와 반대의 개념이라고 할 수 있다. 따라서 간단히 말하자면 식을 보고 게이트로 표현하는 것인다.

이때에 주의 할 점은

게이트의 노드 구성

위처럼 노드와 구성 요소를 나타낼 수 있는데, 이때에 n1이 노드인 이유는 a 가 e1을 자나서 n1이 되었다고 보기 때문이다.

 

밑의 E2의 출력은 E3으로도 가지만, 출력도 되기 때문에 output Z와 같다. circuit logic 이란 논리회로이다.

 

논리회로의 타입

논리회로의 타입은 두가 지가 있다. 

하나는 combinational logic, 또 하난 sequential logic 이다.

이때 combinational logic은 메모리가 없어서, 현재의 입력값만으로 결과값을 결정하는 것이다.

반면에 sequential logic은 메모리가 존재해, 현재와 이전의 입력값을 토대로 결과값을 내는 것이다.

 

위는 규칙이다.

 

- 로직 안의 모든 요소들도  Combinational한다.

- 전기적인 상태가 동일한 선들의 구역(그림1 의 n1) = 노드는

  여러개에 input에 연결될 수 있지만, output에는 하나만 연결이 된다.

- 사이클링이 없어야 한다.(순환이 되면 안됨)

- 최종 출력은 하나다.

 

boolean logic : 이는 일반식 에서의 분배법칙, 결합법칙등을 0과 1에 적용했을 때에 보이는 로직들을 뜻한다.

 

표현식들은 

이때에 implicant 에서 A*A', A*A이 없는 이유는 A*A' = 0, A*A = A 이기 때문이다.